魏民

博士, 复旦大学  集成电路与系统设计.

研究方向：

• 超大规模集成电路布局算法;
• 综合考量物理约束的综合流程;
• 时序预测与静态时序分析算法.

学士, 复旦大学  微电子科学与工程.

论文题目: 时序驱动的超大规模异质型FPGA详细布局问题研究.

技术专家, 上海立芯软件科技有限公司

Agentic EDA: 构建工业级RTL2GDS智能体，在几乎无需人工干预的情况下端到端驱动实现流程，优化PPA与功耗表现。

大模型基础设施: 负责大模型的本地化部署、面向编程智能体场景的推理效率优化，以及大模型网关的搭建与管理。

软件开发与产品应用实习生, 上海立芯软件科技有限公司

工作内容: 参与国产EDA工具在SMIC工艺场景下XPU，GPU等多个芯片模块的国产化替代与调优工作，负责PreCTS部分的国产EDA工具的使用流程搭建与PPA结果调优。

软件开发实习生, 上海立芯软件科技有限公司

工作内容: 基于国产EDA底座平台，开发基于布局结果的时序预测工具，实现时序预测与逻辑综合的联动。相关算法可以基于布局结果预测时序并重新综合，提升网表与布局质量。

软件开发实习生, 上海立芯软件科技有限公司

工作内容: 使用分析方法在布局中优化布线线长并避免时序违例，开发相关算法并应用于国产EDA工具中。在工业用例上可以取得较好的PPA结果。

论文转化: Electrostatics-based analytical global placement for timing optimization [3]; An Analytical Placement Algorithm with Routing topology Optimization [1]

软件开发实习生, 上海复旦微电子集团股份有限公司

工作内容: 参与国产FPGA配套EDA工具的开放工作，协助开发FPGA详细布局工具，相关算法可以有效提升FPGA布局的时序质量。

英语六级， 熟练的文档阅读和书写能力，能够进行日常交流和学术讨论

C\ C++, Python, Tcl, Shell(Bash, CShell), LaTeX, …

Cadence Innovus, Synopsys Design Compiler, Mentor Graphics ModelSim, Cadence Virtuoso, Synopsys VCS, Xilinx Vivado

Verilog, SDC, DEF/LEF, Liberty, SystemVerilog, UVM

Git, (Neo)Vim, CMake, Linux, Docker, 敏捷开发流程

First Place, ISPD 2023 Contest.

竞赛题目:  Security Closure of Physical Layouts

工作内容:  使用Cadence Innovus工具搭建芯片后端全流程，并实现PPA等设计指标与芯片版图安全的协同优化.

论文转化: Layout-level Hardware Trojan Prevention in the Context of Physical Design [2]

一等奖, 第四届中国研究生创“芯”大赛.

三等奖, 第三届集成电路EDA设计精英挑战赛.

Honorable Mention, 2022 CAD Contest @ICCAD.

Second Place, 2023 CAD Contest @ICCAD.

一等奖, 第五届集成电路EDA设计精英挑战赛.

中国教育发展基金会奋进奖学金—集成电路人才培养

Third Place, ISPD 2024 Contest.